DDR3的相关设计规范

這侽孓譙悴丶 · 发表于 2014-2-24 22:35:42

个人总结，如有写的不好之处望请见谅。欢迎提出建议，共同学习！

补充内容 (2018-3-16 12:19):
问题1：单片DDR3的两组数据线为一个组一起等长，等长误差+/-25mil，数据组1和数据组2都要各自同组同层；

问题2：地址命令控制时钟组内等长误差+/-50mil；

问题3：在芯片规格书没有特殊要求下，地址命令控制时钟...

vivienluo · 发表于 2014-2-25 13:14:17

总结得不错，赞一个。。。。

BG1BWI · 发表于 2014-2-28 11:42:08

顶一个，多谢。

lihankun · 发表于 2014-3-11 02:53:04

下载学习一下下

hyxs714154 · 发表于 2015-7-30 14:03:26

DDR3布线好高端，学习了

winter_liu · 发表于 2015-8-1 15:17:07

帅哥。板子发个参考下。谢啦！286887878@QQ.com

這侽孓譙悴丶 · 发表于 2015-8-2 00:26:03

winter_liu 发表于 2015-8-1 15:17
帅哥。板子发个参考下。谢啦！

不好意思，是公司的板都不方便发的，你都网上下载就可以了，网上有很多练习板

winter_liu · 发表于 2015-8-2 08:51:17

好的，谢谢你

hyxs714154 · 发表于 2015-8-12 13:23:45

感谢分享了

cuiergongzhu · 发表于 2015-8-12 15:50:38

顶一个，多谢。

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