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[求助] 请教大神们一个关于阻抗控制的问题

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发表于 2018-7-5 16:32:06 | 显示全部楼层 |阅读模式
sss.png
各位大神:这个是TI 的AM335X 参考设计PCB上关于PCB阻抗控制的截图。这个PCB上有AM3358(CPU)+DDR3  跑到接近1G主频吧。
请问:
1.这个edge-coupled differential 是不是就指的是普通的差分对啊?edge-coupled differential字面翻译    是边缘耦合的差分
2.这里同一层的差分对特性阻抗既有90欧姆,又有100欧姆。我的理解是,PCB的层叠设计相同的情况 下,调节差分对的线宽线距,分别得到90欧姆和100欧姆的特性阻抗,
  是这样的吗?
3.线宽5.5mil 4.75mil 线距6.5mil,现在的板厂能制作到这么精确吗?我感觉不行,那这种线宽线距的设计还有什么意义呢?
4.表格里面,单端阻抗控制有50欧姆,差分对阻抗控制有90欧姆和100欧姆。我猜测,50欧姆大概是DDR3的单端走线阻抗控制,而100欧姆是DDR3差分对的走线阻抗控制,90欧姆估计是USB2.0的差分对阻抗控制。我的猜测正确吗?
5.上面那个表格应该是工程师在设计PCB的时候自己算出来的吧?这种复杂的估计板厂应该不给进行阻抗设计吧

本人菜鸟一枚,感谢各位大神。
发表于 2018-7-5 20:57:54 | 显示全部楼层
这个表格的意思是:50欧姆阻抗控制:表层(TOP和BOTTOM)5.5mil单线做50欧姆阻抗,内层(L3和L8)5mil的单线做50欧姆阻抗;

90欧姆阻抗控制:表层(TOP和BOTTOM)5mil线宽,5mil间距的差分走线做90欧姆阻抗;内层(L3和L8)5mil线宽,5mil间距的差分走线做90欧姆阻抗;

100欧姆阻抗控制:表层(TOP和BOTTOM)4.0mil线宽,6.5mil间距的差分走线做100欧姆阻抗;内层(L3和L8)4.75mil线宽,5mil间距的差分走线做100欧姆阻抗;

板厂都可以精确控到的,这个表格是由layout工程师提供给板厂参考的,一般是layout工程师自己算过的,但板厂那边最终会根据他们自己计算的来调整叠层以及线宽间距以达到

客户阻抗控制要求,然后返回EQ给你确认,一般自己计算过的和板厂算的不会差很多的,所以板厂那边只需要做下微调后给你确认就可以了,一般没什么大问题接受板厂的建议

即可。

常规通孔板阻抗都差不多是这个线宽线距,既不会太大,方便设计走线,也不会太小,方便工厂加工,像HDI的阻抗线有些都调到2点几mil的,特别是手机板的;

这种板子不算复杂,很常见,做高速板一般都会有!
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发表于 2018-7-5 20:59:27 | 显示全部楼层
发表于 2018-7-11 09:29:44 | 显示全部楼层
没有听说过边缘差分这个概念
发表于 2018-7-16 10:44:22 | 显示全部楼层
学习一下..zsbd
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